A 0.6 V Dual-Rail Compiler SRAM Design on 45nm CMOS Technology With Adaptive SRAM Power for Lower VDD_min VLSIs
A 0.6 V Dual-Rail Compiler SRAM Design on 45nm CMOS Technology With Adaptive SRAM Power for Lower VDD_min VLSIs
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采用 45nm CMOS 技术的 0.6V 双轨编译器 SRAM 设计，具有适用于较低 VDD_min VLSI 的自适应 SRAM 功率
DOI：
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发表时间：
2009
期刊：
影响因子：
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通讯作者：
and Hiroyuki Yamauchi
中科院分区：
文献类型：
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作者：
Yen Huei Chen;Gary Chan;Shao Yu Chou;Hsien-Yu Pan;Jui-Jen Wu;Robin Lee;H. J. Liao;and Hiroyuki Yamauchi
