A 14-b 150 MS/s CMOS DAC with Digital Background Calibration

A 14-b 150 MS/s CMOS DAC with Digital Background Calibration
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具有数字背景校准功能的 14-b 150 MS/s CMOS DAC

DOI：
10.1109/vlsic.2006.1705307
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发表时间：
2006
期刊：
2006 Symposium on VLSI Circuits, 2006. Digest of Technical Papers.
影响因子：
--
通讯作者：
Jiunn
Jiunn
中科院分区：
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文献类型：
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作者：
Hsing;Jaesik Lee;J. Weiner;Young;Jiunn

文献摘要

被引文献

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介绍了一种14-B 150 MS/s电流舵DAC的设计方案。数字背景校准环路将静态性能调整为小于plusmn 0.55 LSB。在150 MS/s的采样速率下，该DAC在1.6MHz和48.75MHz下的无杂散动态范围分别为81 dB和67 dB。该DAC采用0.35 μ m CMOS工艺实现，有效面积为2.4 × 1.2 mm 2
A 14-b 150MS/s current-steering DAC with background calibration technique is demonstrated. Digital background calibration loop trims the static performance less than plusmn 0.55 LSB. The DAC achieves the spurious free dynamic range (SFDR) of 81dB at 1.6MHz and 67dB at 48.75MHz for sampling rate of 150MS/s. The DAC is implemented in a 0.35 mum CMOS process and active area is a 2.4times1.2 mm2