吉川信行,森静香,越山潤一: "Verilog HDLによるRSFQ論理回路のタイミング設計手法の検討"電子情報通信学会論文誌C. 7. 643-650 (2000)
吉川信行,森静香,越山潤一: "Verilog HDLによるRSFQ論理回路のタイミング設計手法の検討"電子情報通信学会論文誌C. 7. 643-650 (2000)
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Nobuyuki Yoshikawa、Shizuka Mori、Junichi Koshiyama：“使用 Verilog HDL 的 RSFQ 逻辑电路时序设计方法的研究” IEICE Transactions C.7.643-650 (2000)
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