HDL Coder Generate Verilog and VHDL code for FPGA and ASIC designs

HDL Coder Generate Verilog and VHDL code for FPGA and ASIC designs
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HDL Coder 为 FPGA 和 ASIC 设计生成 Verilog 和 VHDL 代码

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通讯作者：
Thorleif Frøkjær
Thorleif Frøkjær
中科院分区：
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文献类型：
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作者：
S. Broström;Thorleif Frøkjær

文献摘要

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生成FPGA和ASIC设计的Verilog和VHDL代码HDL CoderTM从MATLAB®函数、Simulink®模型和Stateflow®图表生成可移植、可综合的Verilog®和VHDL®代码。生成的HDL代码可用于FPGA编程或ASIC原型设计。HDL Coder提供了一个工作流顾问，可自动化Xilinx®和Altera® FPGA的编程。您可以控制HDL架构和实现，突出显示关键路径，并生成硬件资源利用率估计。HDL Coder提供Simulink模型与生成的Verilog和VHDL代码之间的可追溯性，支持符合DO-254和其他标准的高完整性应用的代码验证。
Generate Verilog and VHDL code for FPGA and ASIC designs HDL CoderTM generates portable, synthesizable Verilog® and VHDL® code from MATLAB® functions, Simulink® models, and Stateflow® charts. The generated HDL code can be used for FPGA programming or ASIC prototyping and design. HDL Coder provides a workflow advisor that automates the programming of Xilinx® and Altera® FPGAs. You can control HDL architecture and implementation, highlight critical paths, and generate hardware resource utilization estimates. HDL Coder provides traceability between your Simulink model and the generated Verilog and VHDL code, enabling code verification for high-integrity applications adhering to DO-254 and other standards.