An 85 mW, 10 b, 40 Msample/s CMOS parallel-pipelined ADC
An 85 mW, 10 b, 40 Msample/s CMOS parallel-pipelined ADC
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85 mW、10 b、40 Msample/s CMOS 并行流水线 ADC
DOI：
10.1109/4.364430
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发表时间：
1995
期刊：
影响因子：
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通讯作者：
D. Allstot
中科院分区：
文献类型：
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作者：
Katsu Nakamura;Masso Hotta;L. Carley;D. Allstot
介绍了集成在 0.8 /spl mu/m 多阈值 CMOS 工艺中的低功耗 10 b、40 Msample/s ADC 的设计。全差分设计采用并行流水线 ADC，每个 ADC 都使用每级单比特和多比特流水线架构的组合。该 ADC 针对高分辨率视频终端和超声扫描应用，在 10 b 时实现了 /spl plusmn/1 LSB 的非线性加量化误差，在单个 2.7 V 电源下功耗 85 mW，占用面积为 1.9 mm x 2.1 mm。 >
The design of a low-power 10 b, 40 Msample/s ADC integrated in a 0.8 /spl mu/m multithreshold CMOS process is presented. The fully differential design employs parallel-pipelined ADC each using a combination of single- and multibit-per-stage pipelined architectures. The ADC, targeted for high-resolution video terminals and ultrasound scanning applications, achieves a nonlinearity-plus-quantization-error of /spl plusmn/1 LSB at 10 b, dissipates 85 mW from a single 2.7 V supply, and occupies an area of 1.9 mm by 2.1 mm. >