Optimizing SDRAM bandwidth for custom FPGA loop accelerators
Optimizing SDRAM bandwidth for custom FPGA loop accelerators
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优化定制 FPGA 循环加速器的 SDRAM 带宽
DOI：
10.1145/2145694.2145727
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发表时间：
2012
期刊：
影响因子：
--
通讯作者：
Bayliss S
中科院分区：
文献类型：
--
作者：
Bayliss S
在许多FPGA应用中，存储器带宽对于实现高性能至关重要。然而，SDRAM存储器的带宽高度依赖于SDRAM接口上地址的呈现顺序。我们提出了一个自动化的工具，用于构建一个应用程序特定的片上存储器地址定序器，它提出了请求的外部存储器的顺序，优化片外存储器带宽固定的片上存储器资源。在仿射循环嵌套描述的一类算法中，这种方法可以减少对外部存储器的请求数量和与这些请求相关的开销。所提供的数据显示了片上资源的使用和可实现的片外存储器带宽之间的权衡，其中外部存储器接口的效率提高了3.6倍至4倍，而Altera Stratix III器件中专用于地址生成电路的UART增加了1.4倍。
Memory bandwidth is critical to achieving high performance in many FPGA applications. The bandwidth of SDRAM memories is, however, highly dependent upon the order in which addresses are presented on the SDRAM interface. We present an automated tool for constructing an application specific on-chip memory address sequencer which presents requests to the external memory with an ordering that optimizes off-chip memory bandwidth for fixed on-chip memory resource. Within a class of algorithms described by affine loop nests, this approach can be shown to reduce both the number of requests made to external memory and the overhead associated with those requests. Data presented shows a trade off between the use of on-chip resources and achievable off-chip memory bandwidth where a range of improvements from 3.6x to 4x gain in efficiency on the external memory interface can be gained at a cost of up to a 1.4x increase in the ALUTs dedicated to address generation circuits in an Altera Stratix III device.
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