A 32 mW 1.25 GS/s 6b 2b/Step SAR ADC in 0.13 µm CMOS
A 32 mW 1.25 GS/s 6b 2b/Step SAR ADC in 0.13 µm CMOS
复制标题
DOI：
10.1109/jssc.2008.2012329
复制
发表时间：
2009-02
期刊：
影响因子：
--
通讯作者：
Z. Cao;Shouli Yan;Yunchu Li
中科院分区：
文献类型：
--
作者：
Z. Cao;Shouli Yan;Yunchu Li
在0.13μm数字CMOS工艺中，通过时间交织两个内部时钟频率为2.5GHz且在3个周期内转换6位的逐次逼近寄存器（SAR）模数转换器（ADC），实现了一个1.25 GS/s的6位ADC。在不进行任何离线校准、纠错或后处理的情况下，实现了1.25 GS/s时5.5位有效位数（ENOB）以及1 GS/s时5.8位有效位数。整个ADC在1.25 GS/s时功耗为32 mW（包括采样保持电路和参考缓冲器），面积为0.09平方毫米。
A 1.25 GS/s 6b ADC is implemented in a 0.13 mum digital CMOS process by time-interleaving two SAR ADCs with 2.5 GHz internal clock frequency that converts 6 bits in 3 cycles. 5.5b ENOB at 1.25 GS/s and 5.8b ENOB at 1 GS/s are achieved without any off-line calibration, error correction or post processing. The entire ADC consumes 32 mW at 1.25 GS/s including T/H and reference buffers, and occupies 0.09 mm2 .