A 1.08-Gb/s burst-mode clock and data recovery circuit using the jitter reduction technique
A 1.08-Gb/s burst-mode clock and data recovery circuit using the jitter reduction technique
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使用抖动减少技术的 1.08Gb/s 突发模式时钟和数据恢复电路
DOI：
10.1109/iscas.2009.5118151
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发表时间：
2009
期刊：
影响因子：
--
通讯作者：
H. Chiueh
中科院分区：
文献类型：
--
作者：
Kae;H. Chiueh
提出了一种采用新型抖动抑制技术的1.08 Gb/s CMOS半速率突发模式时钟数据恢复（BMCDR）电路。边沿检测器的可编程延迟电路（PDC）中有几个离散延迟时间值，可以通过五个寻址输入进行选择，以创建等于数据周期一半（Tbit/2）的“动态平均”延迟时间，从而确保最小抖动累积。原型芯片采用TSMC 0.18 μm CMOS 1 P6 M工艺设计。芯片面积为0.99 × 0.97 mm 2，在1.8V电源电压下功耗为36 mW。
A 1.08-Gb/s CMOS half-rate burst-mode clock and data recovery (BMCDR) circuit with a novel jitter reduction technique is presented. There are several discrete delay time values in the programmable delay circuit (PDC) of the edge detector can be selected by five addressing inputs to create a “dynamic average” delay time that equals to half-of-data period (Tbit/2) to ensure minimum jitter accumulation. A prototype chip was designed with TSMC 0.18-µm CMOS 1P6M technology. The occupied die area of the CDR is 0.99 × 0.97 mm2, and the power consumption is 36 mW under a 1.8-V supply voltage.
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DOI：
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发表时间：
2021
期刊：
影响因子：
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作者：
Nakajima Hisakazu;Kodo Kazuki;小山憲一郎 穴繁結奈;日下部徹
通讯作者：
日下部徹