Inoue, K., et al.: "A High-Performance/Low-Power On-Chip Memory-Path rchitecture with Variable Cache-Line Size"IEICE Transactions on Electronics. E83-C. 1716-1723 (2000)
Inoue, K., et al.: "A High-Performance/Low-Power On-Chip Memory-Path rchitecture with Variable Cache-Line Size"IEICE Transactions on Electronics. E83-C. 1716-1723 (2000)
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Inoue, K. 等人：“具有可变高速缓存行大小的高性能/低功耗片上存储器路径架构”IEICE Transactions on Electronics。
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