Power analysis for high-speed I/O transmitters
Power analysis for high-speed I/O transmitters
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高速 I/O 发送器的功耗分析
DOI：
10.1109/vlsic.2004.1346536
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发表时间：
2004
期刊：
影响因子：
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通讯作者：
C. Yang
中科院分区：
文献类型：
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作者：
H. Hatamkhani;C. Yang
本文研究了多Gbps并行I/O发射机的设计权衡，以最大限度地降低功耗。提出了一种可针对功率进行优化的发射机宏模型。还讨论了一种方法来考虑确定性抖动的影响，由于片内缓冲功耗。该模型允许分析，考虑不同的设计约束，和电路架构。优化结果为选择架构和数据速率以实现大聚合I/O带宽提供了一些指导。
This paper studies the design tradeoffs to minimize power dissipation of multi-Gbps parallel I/O transmitters. A macromodel of a transmitter that can be optimized for power is presented. Also discussed is a means to consider the impact of deterministic jitter due to on-chip buffering on power dissipation. The model allows analysis that considers varying design constraints, and circuit architectures. The optimization results provide some guidance on the choice of architecture, and data rate to achieve large aggregate I/O bandwidths.