Test Vector Reduction by Reordering Flip-flops for Scan Architecture with Delay Fault Testability
Test Vector Reduction by Reordering Flip-flops for Scan Architecture with Delay Fault Testability
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通过对具有延迟故障可测试性的扫描架构的触发器重新排序来减少测试向量
DOI：
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发表时间：
2010
期刊：
影响因子：
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通讯作者：
伊藤秀男
中科院分区：
文献类型：
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作者：
松本清紀;難波一輝;伊藤秀男
