Modulo 2n±1 Adder Design Using Select-Prefix Blocks
Modulo 2n±1 Adder Design Using Select-Prefix Blocks
复制标题
使用选择前缀模块的模 2n±1 加法器设计
DOI：
10.1109/tc.2003.1244938
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发表时间：
2003
期刊：
影响因子：
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通讯作者：
D. Nikolos
中科院分区：
文献类型：
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作者：
C. Efstathiou;H. T. Vergos;D. Nikolos
我们提出了 modulo 2/sup n//spl plusmn/1 加法器的新设计方法。我们对模 2/sup n/-1 和减一模 2/sup n/+1 加法器设计使用相同的选择前缀加法块。所提出的加法器在静态 CMOS 中的 VLSI 实现表明，它们实现了速度和面积成本的有吸引力的组合。
We present new design methods for modulo 2/sup n//spl plusmn/1 adders. We use the same select-prefix addition block for both modulo 2/sup n/-1 and diminished-one modulo 2/sup n/+1 adder design. VLSI implementations of the proposed adders in static CMOS show that they achieve an attractive combination of speed and area costs.