A Bitwidth-Aware High-Level Synthesis Algorithm Using Operation Chainings for Tiled-DR Architectures
A Bitwidth-Aware High-Level Synthesis Algorithm Using Operation Chainings for Tiled-DR Architectures
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一种使用 Tiled-DR 架构操作链的位宽感知高级综合算法
DOI：
10.1587/transfun.e100.a.2911
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发表时间：
2017
期刊：
影响因子：
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通讯作者：
and N. Togawa
中科院分区：
文献类型：
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作者：
K. Terada;M. Yanagisawa;and N. Togawa
