Synthesis of Instruction Sets for Pipelined Microprocessors
Synthesis of Instruction Sets for Pipelined Microprocessors
复制标题
流水线微处理器指令集的综合
DOI：
10.1145/196244.196250
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发表时间：
1994
期刊：
影响因子：
--
通讯作者：
A. Despain
中科院分区：
文献类型：
--
作者：
Ing;A. Despain
我们提出了一个系统的方法来合成的指令集，使给定的应用软件可以有效地映射到一个参数化的，流水线的微架构。此外，生成汇编代码以显示如何使用合成的指令集编译应用程序。指令集的设计被公式化为一个修改的调度问题。提出了一种二元元组模型来描述指令的语义，并将指令形成过程集成到调度过程中。一个模拟退火计划是用来解决的时间表。实验表明，该方法能够为现代流水线微处理器合成功能强大的指令。对于大型基准测试，综合算法运行时间合理，内存量适中。
We present a systematic approach to synthesize an instruction set such that the given application software can be efficiently mapped to a parameterized, pipelined microarchitecture. In addition, the assembly code is generated to show how the application can be compiled with the synthesized instruction set. The design of instruction sets is formulated as a modified scheduling problem. A binary tuple is proposed to model the semantics of instructions and integrate the instruction formation process into the scheduling process. A simulated annealing scheme is used to solve for the schedules. Experiments have shown that the approach is capable of synthesizing powerful instructions for modern pipelined microprocessors. The synthesis algorithm ran with reasonable time and a modest amount of memory for large benchmarks.
DOI：
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发表时间：
2010
期刊：
影响因子：
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作者：
T.Asano;J.Jansson;K.Sadakane;R.Uehara;G.Valiente;森尾貴広・施芳・山田パリーダ・真木太一・礒田博子;Vladimir Saenko;渡辺 寧;大森裕史;T.Asano
通讯作者：
T.Asano