Floating point datapath synthesis for FPGAs
Floating point datapath synthesis for FPGAs
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FPGA 的浮点数据路径综合
DOI：
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发表时间：
2008
期刊：
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通讯作者：
M. Langhammer
中科院分区：
文献类型：
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作者：
M. Langhammer
浮点算术在多个细分市场的许多应用中被广泛使用。虽然高性能IEEE754浮点核可用于现场可编程门阵列，但由多核组成的大型数据路径是资源密集型的，系统性能往往较差。本文将介绍一种基于融合数据路径综合的浮点数据路径设计方法。结果是实现了更平衡、更高性能的实施，通常可节省50%的逻辑资源和延迟。使用Stratix REG 3SE260器件，可以实现50个GFLOP的双精度和125个GFLOPS的单精度。
Floating point arithmetic is used extensively in many applications across multiple market segments. While high performance IEEE754 floating point cores are available for FPGAs, a large datapath consisting of multiple cores is resource intensive, with often poor system performance. This paper will introduce a new approach to floating point datapath design for FPGAs, using fused datapath synthesis. The result is a more balanced, high performance implementation, typically saving 50% in both logic resources and latency. Using Stratix reg 3SE260 devices, 50 GFLOPs double precision and 125 GFLOPs single precision can be realized.