On Bit-Serial NoCs for FPGAs
On Bit-Serial NoCs for FPGAs
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FPGA 的位串行 NoC
DOI：
10.1109/fccm.2017.14
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发表时间：
2017
期刊：
影响因子：
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通讯作者：
Nachiket Kapre
中科院分区：
文献类型：
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作者：
Nachiket Kapre
我们可以构建轻量级位串行 FPGA NoC 路由器，每个路由器需要 20 个 LUT、17 个 FF，并以 800-900 MHz 速度运行。每个位串行路由器在需要 1b 宽连接每个端口的单向环面拓扑上实现偏转路由。实现此实现的关键思想是 (1) 使用紧凑的 1 LUT、1 FF 流模式匹配器重新制定维度排序路由 (DOR) 功能，(2) 将数据路径信号紧凑地重新定时到 SRL16 块中，以及 (3) 仔细的 FPGA 布局，以将路由器逻辑有效地封装到芯片上 2×4 SLICE 的小矩形区域中。我们预计这些位串行 NoC 可用于各种场景，包括对触发调试的覆盖支持、轻量级控制信号传播、大规模并行位串行处理。
We can build lightweight bit-serial FPGA NoC routers thatcost 20 LUT, 17 FF per router and operate at 800–900 MHzspeeds. Each bit-serial router implements deflection-routing on aunidirectional torus topology requiring 1b-wide connection perport. The key ideas that enable this implementation are (1)reformulation of the dimension-ordered routing (DOR) functionusing compact 1 LUT, 1 FF streaming pattern matchers, (2)compact retiming of the datapath signals into SRL16 blocks, and(3) careful FPGA layout to efficiently pack the router logic intosmall rectangular regions 2×4 SLICEs on the chip. We anticipatethese bit-serial NoCs can be used in a variety of scenariosincluding overlay support for triggered debug, lightweight controlsignal dissemination, massively-parallel bit-serial processing.