Impact of Layout on 90nm CMOS Process Parameter Fluctuations
Impact of Layout on 90nm CMOS Process Parameter Fluctuations
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版图对90nm CMOS工艺参数波动的影响
DOI：
10.1109/vlsic.2006.1705316
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发表时间：
2006
期刊：
影响因子：
--
通讯作者：
B. Nikolić
中科院分区：
文献类型：
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作者：
Liang;B. Nikolić
设计了一个测试芯片，研究了90 nm CMOS数字电路中版图对延迟和泄漏的影响。通过环形振荡器频率的扩展来表征延迟，并且通过使用片内ADC来测量晶体管泄漏
A test chip has been built to study the effects of layout on the delay and leakage of digital circuits in 90nm CMOS. The delay is characterized through the spread of ring oscillator frequencies and the transistor leakage is measured by using an on-chip ADC