Survey of low power techniques for VLSI design
Survey of low power techniques for VLSI design
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VLSI 设计低功耗技术综述
DOI：
10.1109/iciss.1996.552423
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发表时间：
1996
期刊：
影响因子：
--
通讯作者：
E. Swartzlander
中科院分区：
文献类型：
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作者：
E. de Angel;E. Swartzlander
本文对数字电路的低功耗技术进行了综述。本文提出的技术已在改进的Booth乘法器中实现。该乘法器采用0.6/splµ/m工艺设计，并在PowerMill中进行了仿真。
This paper presents a survey of low power techniques for digital circuits. The techniques presented in this paper have been implemented in modified-Booth multipliers. The multipliers have been designed in 0.6 /spl mu/m technology and simulated in PowerMill.