A 1.6mm2 4,096 logic elements multi-context FPGA core in 90nm CMOS
A 1.6mm2 4,096 logic elements multi-context FPGA core in 90nm CMOS
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采用 90nm CMOS 的 1.6mm2 4,096 个逻辑元件多上下文 FPGA 内核
DOI：
10.1109/asscc.2008.4708736
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发表时间：
2008
期刊：
影响因子：
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通讯作者：
T. Ohmi
中科院分区：
文献类型：
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作者：
N. Miyamoto;T. Ohmi
在本文中，我们提出了一个动态可重构的多上下文FPGA核命名为灵活处理器IV（FP 4）。FP 4包含16乘以16个物理逻辑元件（LE）和16个上下文存储器平面，因此实际上总共有4，096个LE可用。核心尺寸仅为1.36 mm乘以1.15 mm，采用90 nm CMOS工艺。FP 4的一个关键问题是防止多上下文执行速度的下降。因此，我们已经开发了一个移位寄存器型的时间通信模块（SR-TCM）和一个设计自动化软件命名为PETRONIC。该算法可以将一个大于FP 4物理容量的电路划分为几个较小的子电路，同时保持所有子电路之间的关键路径延迟相等。通过使用SR-TCM和PESTIC，我们证实了FP 4的执行速度几乎是恒定的，无论使用的上下文数量。
In this paper, we propose a dynamically reconfigurable multi-context FPGA core named Flexible Processor IV (FP4). FP4 contains 16 times 16 physical logic elements (LE) and 16 context memory planes, thus virtually 4,096 LEs are available in total. The core size is only 1.36 mm times 1.15 mm in 90 nm CMOS technology. A critical issue of FP4 is to prevent the fall of multi-context execution speed. Therefore we have developed a shift-register-type temporal communication module (SR-TCM) and a design automation software named PELOC. PELOC can divide a circuit larger than the physical capacity of FP4 to several smaller sub-circuits while maintaining critical path delay equal among all the sub-circuits. By using the SR-TCM and PELOC, we confirmed that the execution speed of FP4 is almost constant regardless of the number of contexts used.