An 8-Core 64-Thread 64b Power-Efficient SPARC SoC

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DOI：
10.1109/isscc.2007.373611
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发表时间：
2007-06
期刊：
2007 IEEE International Solid-State Circuits Conference. Digest of Technical Papers
影响因子：
--
通讯作者：
U. Nawathe;Mahmudul Hassan;L. Warriner;King C. Yen;Bharat Upputuri;D. Greenhill;Ashok Kumar V;
U. Nawathe;Mahmudul Hassan;L. Warriner;King C. Yen;Bharat Upputuri;D. Greenhill;Ashok Kumar V;
中科院分区：
其他
文献类型：
--
作者：
U. Nawathe;Mahmudul Hassan;L. Warriner;King C. Yen;Bharat Upputuri;D. Greenhill;Ashok Kumar V;

文献摘要

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8核64-thread 64b功率效率的第二代Niagara Sparc Soc具有4MB L2高速缓存，具有一次乘以PCI-Express，两个10G以太网（XAUI）和8个FBDIMM端口。片上的SERD提供大于1TB/s的带宽。在11m 65nm的三重VT CMOS过程中实现了500m晶体管芯片，其模具尺寸为342mm 2
The 8-core 64-thread 64b power-efficient 2nd-generation Niagara SPARC SoC has 4MB L2 cache with one times8 PCI-Express, two 10G Ethernet (XAUI), and 8 FBDIMM ports. The on-chip SerDes provide greater than 1Tb/s bandwidth. The 500M transistor chip with a die size of 342mm 2 is implemented in a 11M 65nm triple-Vt CMOS process