Design for Delay Fault Testability of Dual Circuits Using Master and Slave Scan Path
Design for Delay Fault Testability of Dual Circuits Using Master and Slave Scan Path
复制标题
使用主从扫描路径的双电路延迟故障可测试性设计
DOI：
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发表时间：
2009
期刊：
影响因子：
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通讯作者：
Hideo Ito
中科院分区：
文献类型：
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作者：
Kentaroh Katoh;Kazuteru Namba;Hideo Ito
