Interconnection-Delay and Clock-Skew Estimate Modelings for Floorplan-Driven High-Level Synthesis Targeting FPGA Designs
Interconnection-Delay and Clock-Skew Estimate Modelings for Floorplan-Driven High-Level Synthesis Targeting FPGA Designs
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针对 FPGA 设计的布局驱动的高级综合的互连延迟和时钟偏差估计建模
DOI：
10.1587/transfun.e99.a.1294
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发表时间：
2016
期刊：
影响因子：
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通讯作者：
Nozomu Togawa
中科院分区：
文献类型：
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作者：
Koichi Fujiwara;Kazushi Kawamura;Masao Yanagisawa;Nozomu Togawa
