Cold CMOS as a Power-Performance-Reliability Booster for Advanced FinFETs
Cold CMOS as a Power-Performance-Reliability Booster for Advanced FinFETs
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冷 CMOS 作为高级 FinFET 的功耗、性能和可靠性增强器
DOI：
10.1109/vlsitechnology18217.2020.9265065
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发表时间：
2020
期刊：
影响因子：
--
通讯作者：
J. Cai
中科院分区：
文献类型：
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作者：
H. Chiang;T. C. Chen;J. F. Wang;S. Mukhopadhyay;W. K. Lee;C. Chen;W. Khwa;B. Pulicherla;P. Liao;K. Su;K. F. Yu;T. Wang;H. P. Wong;C. Diaz;J. Cai
我们在低至 77 K 的温度下提供先进的 FinFET 表征和电路分析。陡峭的亚阈值斜率可实现阈值电压 $(V_{\mathrm{TH}})$ 和电源电压 $(V_{\mathrm{DD}})$ 缩放，从而在不牺牲逻辑开关速度的情况下降低 $\sim 0.27\times$ 功耗。通过同步 $V_{\mathrm{TH}}$ 缩放，SRAM 可以在 0 4V 的相同低 $V_{\mathrm{DD}}$ 下运行。改进的栅极介电可靠性提高了 $gt 的最大值 $V_{\mathrm{DE}}$；当需要单线程性能时，速度提升 70\%$。利用 77 K 时铜线电阻较低的优势，可以重新设计用于全局信号传播的中继器，以减少 80% 的能量。硅在低温下导热性的提高减少了自热并进一步提高了功率效率。当包括制冷功率时，当冷却效率超过卡诺极限的 $\sim$ 50% 时，即可实现净功率降低。我们提出了适用于 nFET 和 pFET 的有效 $V_{\mathrm{TH}}$ 降低方法，这对于获得冷 CMOS 的高性能至关重要。
We present advanced FinFET characterization and circuit analysis at reduced temperatures down to 77 K. Steepened subthreshold slope enables threshold voltage $(V_{\mathrm{TH}})$ and supply voltage $(V_{\mathrm{DD}})$ scaling for $\sim 0.27\times$ power reduction without sacrificing logic switching speed. With simultaneous $V_{\mathrm{TH}}$ scaling, SRAM can operate at the same low $V_{\mathrm{DD}}$ of 0 4V. Improved gate dielectric reliability raises maximum $V_{\mathrm{DE}}$ for $gt; 70\%$ speed boost when single thread performance is needed. Taking advantage of lower Cu wire resistance at 77 K, the repeaters for global signal propagation can be redesigned for 80% energy reduction. Increased thermal conductivity of silicon at low temperature reduces self-heating and further improves power efficiency. When refrigeration power is included, net power reduction can be achieved when cooling efficiency exceeds $\sim$ 50% of Carnot limit. We present effective $V_{\mathrm{TH}}$ reduction methods for both nFET and pFET, critical for attaining high performance for cold CMOS.