A 35.5-127.2 TOPS/W Dynamic Sparsity-Aware Reconfigurable-Precision Compute-in-Memory SRAM Macro for Machine Learning
A 35.5-127.2 TOPS/W Dynamic Sparsity-Aware Reconfigurable-Precision Compute-in-Memory SRAM Macro for Machine Learning
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DOI：
10.1109/lssc.2021.3093354
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发表时间：
2021-01-01
影响因子：
2.7
通讯作者：
Roy, Kaushik
中科院分区：
文献类型：
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作者：
Ali, Mustafa;Chakraborty, Indranil;Roy, Kaushik
这封信介绍了一种适用于机器学习 (ML) 应用的节能、稀疏感知、可重配置精度内存计算 (CIM) 8T-SRAM 宏。所提出的宏通过重新配置外围电路中的输出精度来动态地利用工作负载稀疏性，而不会降低应用程序的精度。具体来说，我们提出了一种新的节能可重配置精度 SAR ADC 设计，能够使用 n 位和 m 位 ADC 形成 (n + m) 位精度。此外，“需要在转换之前将总电流转换为电压”的互阻抗放大器（TIA）根据稀疏性进行重新配置，以提高较低输出精度下的感测裕度。所提出的宏采用 65 nm 技术制造，当 ADC 精度分别从 6 位到 2 位变化时，可提供 35.5-127.2 TOPS/W。
This letter presents an energy-efficient sparsity-aware reconfigurable-precision compute-in-memory (CIM) 8T-SRAM macro for machine learning (ML) applications. The proposed macro dynamically leverages workload sparsity by reconfiguring the output precision in the peripheral circuitry without degrading application accuracy. Specifically, we propose a new energy-efficient reconfigurable-precision SAR ADC design with the ability to form (n + m)-bit precision using n-bit and m-bit ADCs. Additionally, the transimpedance amplifier (TIA) "required to convert the summed current into voltage before conversion" is reconfigured based on sparsity to improve sense margin at lower output precision. The proposed macro, fabricated in 65-nm technology, provides 35.5-127.2 TOPS/W as the ADC precision varies from 6 to 2 bit, respectively.