A 4MB on-chip L2 cache for a 90nm 1.6GHz 64b SPARC microprocessor

A 4MB on-chip L2 cache for a 90nm 1.6GHz 64b SPARC microprocessor
复制标题

适用于 90nm 1.6GHz 64b SPARC 微处理器的 4MB 片上二级缓存

DOI：
10.1109/isscc.2004.1332596
复制
发表时间：
2004
期刊：
2004 IEEE International Solid-State Circuits Conference (IEEE Cat. No.04CH37519)
影响因子：
--
通讯作者：
P. Lazar
P. Lazar
中科院分区：
--
文献类型：
--
作者：
D. Wendell;J. Lin;P. Kaushik;S. Seshadri;A. Wang;V. Sundararaman;Peng Wang;H. McIntyre;S. Kim;W. Hsu;H. Park;G. Levinsky;J. Lu;M. Chirania;R. Heald;P. Lazar

文献摘要

被引文献

相似文献

下一代1.6GHz 4问题CPU支持高端服务器，并具有4MB二级缓存。该芯片在面积为234mm/sup /的90nm 8M CMOS工艺中使用315M晶体管。
A next-generation 1.6GHz 4-issue CPU supports high-end servers and has a 4MB L2 cache. The chip uses 315M transistors in a 90nm 8M CMOS process with an area of 234mm/sup 2/.