Circuit-Level Hardening Techniques to Mitigate Soft Errors in FinFET Logic Gates
Circuit-Level Hardening Techniques to Mitigate Soft Errors in FinFET Logic Gates
复制标题
减轻 FinFET 逻辑门中软错误的电路级强化技术
DOI：
10.1109/radecs47380.2019.9745706
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发表时间：
2019
期刊：
影响因子：
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通讯作者：
Ricardo Reis
中科院分区：
文献类型：
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作者：
A. Zimpeck;L. Artola;G. Hubert;C. Meinhardt;F. Kastensmidt;Ricardo Reis
探索了晶体管重新排序和去耦单元插入，以降低采用 FinFET 设计的电路的软错误敏感性。这项工作表明，使用各自的方法，稳健性分别提高了 37% 和 10%。
Transistor reordering and insertion of decoupling cells are explored to reduce the soft errors susceptibility of circuits designed with FinFETs. This work shows that robustness improves up to 37% and 10% with the respective methodologies.