On Design and Evaluation of a TDC Cell Embedded in the Boundary Scan Circuit for Delay Fault Testing of 3D ICs
On Design and Evaluation of a TDC Cell Embedded in the Boundary Scan Circuit for Delay Fault Testing of 3D ICs
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嵌入边界扫描电路的 TDC 单元用于 3D IC 延迟故障测试的设计和评估
DOI：
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发表时间：
2018
期刊：
影响因子：
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通讯作者：
Hiroyuki Yotsuyanagi and Masaki Hashizume
中科院分区：
文献类型：
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作者：
Jumpei Kawano;Hiroyuki Yotsuyanagi and Masaki Hashizume
