On the use of VHDL as a multi-valued logic simulator
On the use of VHDL as a multi-valued logic simulator
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论使用VHDL作为多值逻辑模拟器
DOI：
10.1109/ismvl.1996.508345
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发表时间：
1996
期刊：
影响因子：
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通讯作者：
C. Rozon
中科院分区：
文献类型：
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作者：
C. Rozon
这项工作展示了如何使用VHDL语言作为多值数字电路和系统仿真的潜在工具。虽然不是给定VHDL型仿真器的所有功能都可以应用于MVL信号，但可以很容易地调整一些功能，以提供足够的信息来验证功能和/或时序规范。对两个简单的三值电路的VHDL语言建模和仿真进行了描述和评述。
This work demonstrates how VHDL can be used as a potential tool for the simulation of multi-valued digital circuits and systems. Although not all features of a given VHDL simulator can be applied to MVL signals, some can easily be adapted to provide enough information to verify functionality and/or timing specifications. The VHDL modelling and simulation of two simple ternary circuits are described and commented.
适用于模拟和混合信号应用的基于单元的物理设计自动化
DOI：
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发表时间：
2014
期刊：
影响因子：
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作者：
Norihiro Kamae;Islam A.K.M Mahfuzul;Akira Tsuchiya;Hidetoshi Onodera
通讯作者：
Hidetoshi Onodera