D.Debnath ana T.Sasao: "Multiple-valued minimization to optimize PLA with output parity gates"IEEE International Symposium on Multiple-Valued Logic, Freiburg, Germany, May 20-23. 99-104 (1999)
D.Debnath ana T.Sasao: "Multiple-valued minimization to optimize PLA with output parity gates"IEEE International Symposium on Multiple-Valued Logic, Freiburg, Germany, May 20-23. 99-104 (1999)
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D.Debnath ana T.Sasao：“通过输出奇偶校验门优化 PLA 的多值最小化”IEEE 国际多值逻辑研讨会，德国弗莱堡，5 月 20 日至 23 日。
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