A power efficient digitally programmable delay element for low power VLSI applications
A power efficient digitally programmable delay element for low power VLSI applications
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适用于低功耗 VLSI 应用的高能效数字可编程延迟元件
DOI：
10.1109/asqed.2009.5206292
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发表时间：
2009
期刊：
影响因子：
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通讯作者：
Huazhong Yang
中科院分区：
文献类型：
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作者：
Sekedi B. Kobenge;Huazhong Yang
数字可编程延迟元件（DPDE）要求是单调的和低功耗的。本文提出了一种具有单调延迟特性的低功耗数字可编程延迟元件（DPDE）。动态电流镜与反馈技术一起实现电流按需操作。为了避免输出晶体管中的直流电流，引入了额外的反相器来独立地控制输出反相器的NMOS。静态功率被消除，而动态功率与延迟成比例，当单元以450MHz操作时，最大为36uW。
Digitally programmable delay elements (DPDE) are required to be monotonic and low power. In this paper, a low power digitally programmable delay element (DPDE) with monotonic delay characteristics is proposed. A dynamic current mirror together with a feedback technique enables a current-on-demand operation. To avoid direct currents in the output transistors, an extra inverter is introduced to independently control the NMOS of the output inverter. The static power is eliminated while dynamic power is made proportional to the delay with a maximum of 36uW when the unit is operating at 450MHz.