Test Vector Reduction by Reordering Flip-flops for Scan Architecture with Delay Fault Testability, Proc.
Test Vector Reduction by Reordering Flip-flops for Scan Architecture with Delay Fault Testability, Proc.
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通过对具有延迟故障可测试性的扫描架构的触发器进行重新排序来测试矢量缩减，Proc。
DOI：
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发表时间：
2010
期刊：
影响因子：
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通讯作者：
H.Ito
中科院分区：
文献类型：
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作者：
K.Matsumoto;K.Namba;H.Ito
