Timing analysis and optimization of a high-performance CMOS processor chipset
Timing analysis and optimization of a high-performance CMOS processor chipset
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高性能CMOS处理器芯片组的时序分析与优化
DOI：
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发表时间：
1998
期刊：
影响因子：
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通讯作者：
Jürgen Schietke
中科院分区：
文献类型：
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作者：
U. Fassnacht;Jürgen Schietke
我们描述了用于IBM S/390并行企业服务器第3代内部芯片组的时序分析和优化方法。在介绍静态时序分析的概念后，我们描述了门和互连的时序建模，解释了优化方案并给出了得到的结果。
We describe the timing analysis and optimization methodology used for the chipset inside the IBM S/390 Parallel Enterprise Server-Generation 3. After an introduction to the concepts of static timing analysis, we describe the timing-modeling for the gates and interconnects, explain the optimization schemes and present obtained results.