Self-Voting Dual-Modular-Redundancy Circuits for Single-Event-Transient Mitigation
Self-Voting Dual-Modular-Redundancy Circuits for Single-Event-Transient Mitigation
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DOI：
10.1109/tns.2008.2005583
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发表时间：
2008-07
影响因子：
1.8
通讯作者：
John Teifel
中科院分区：
文献类型：
--
作者：
John Teifel
双模冗余（DMR）架构使用复制和自表决异步电路来减轻单粒子瞬态（SET）。DMR电路的面积和性能进行了评估，对传统的三模冗余（TMR）逻辑。使用DMR逻辑设计的基准ASIC电路显示，触发器设计的面积提高了10-24%，锁存器设计的面积提高了33%。
Dual-modular-redundancy (DMR) architectures use duplication and self-voting asynchronous circuits to mitigate single event transients (SETs). The area and performance of DMR circuitry is evaluated against conventional triple-modular-redundancy (TMR) logic. Benchmark ASIC circuits designed with DMR logic show a 10-24% area improvement for flip-flop designs, and a 33% improvement for latch designs.