Soft error mitigation for SRAM-based FPGAs
Soft error mitigation for SRAM-based FPGAs
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基于 SRAM 的 FPGA 的软错误缓解
DOI：
10.1109/vts.2005.75
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发表时间：
2005
期刊：
影响因子：
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通讯作者：
M. Tahoori
中科院分区：
文献类型：
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作者：
H. Asadi;M. Tahoori
与ASIC设计相比，基于FPGA的设计更容易受到单粒子翻转（SEU）的影响，因为FPGA的配置位中的SEU会导致映射设计中的永久错误。此外，在典型的基于FPGA的电路中，敏感配置位的数量比用户位多两个数量级。在本文中，我们提出了一种高可靠性低成本的缓解技术，可以显着提高映射到FPGA的设计的可用性。实验结果表明，使用该技术，FPGA映射设计的可用性可以提高到99%以上。
FPGA-based designs are more susceptible to single-event up-sets (SEUs) compared to ASIC designs, since SEUs in configuration bits of FPGAs result in permanent errors in the mapped design. Moreover, the number of sensitive configuration bits is two orders of magnitude more than user bits in typical FPGA-based circuits. In this paper, we present a high-reliable low-cost mitigation technique which can significantly improve the availability of designs mapped into FPGAs. Experimental results show that, using this technique, the availability of an FPGA mapped design can be increases to more than 99%.