TITAC-2 : A 32-bit scalable-delay-insensitive microprocessor
TITAC-2 : A 32-bit scalable-delay-insensitive microprocessor
复制标题
TITAC-2：32 位可扩展延迟不敏感微处理器
DOI：
--
复制
发表时间：
1997
期刊：
影响因子：
--
通讯作者：
T. Nanya
中科院分区：
文献类型：
--
作者：
T. Nanya
Takashi Nanya 1）; 2）高村昭宏2），Masashi Takamura 1），Masashi Imai 1）Taro Fujii 2），Motokazu Ozawa 2），Izumi Yasaku 2），Yoichiro Ueno 2）Fuyuki Okamoto 3），Hiroki Fujimoto 3），Osamu Fujita 3）Masakazu Yamashina 3），Masao Fukuma 3）1）东京大学尖端科学技术研究中心2）东京工业大学计算机科学系3）微电子研究实验室，NEC公司
Takashi Nanya1);2) Akihiro Takamura2), Masashi Kuwako1), Masashi Imai1) Taro Fujii2), Motokazu Ozawa2), Izumi Fukasaku2), Yoichiro Ueno2) Fuyuki Okamoto3), Hiroki Fujimoto3), Osamu Fujita3) Masakazu Yamashina3), Masao Fukuma3) 1) Research Center for Advanced Science and Technology, University of Tokyo 2) Department of Computer Science, Tokyo Institute of Technology 3) Microelectronics Research Laboratories, NEC Corporation