A 3.3-GHz 4.6-mW Fractional-N Type-II Hybrid Switched-Capacitor Sampling PLL Using CDAC-Embedded Digital Integral Path with -80-dBc Reference Spur
A 3.3-GHz 4.6-mW Fractional-N Type-II Hybrid Switched-Capacitor Sampling PLL Using CDAC-Embedded Digital Integral Path with -80-dBc Reference Spur
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使用具有 -80dBc 参考杂散的 CDAC 嵌入式数字积分路径的 3.3GHz 4.6mW 小数 N 型 II 混合开关电容器采样 PLL
DOI：
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发表时间：
2021
期刊：
影响因子：
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通讯作者：
Masaru Osada and Tetsuya Iizuka,
中科院分区：
文献类型：
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作者：
Zule Xu;Masaru Osada and Tetsuya Iizuka,
