A 1.1V, 667MHz random cycle, asymmetric 2T gain cell embedded DRAM with a 99.9 percentile retention time of 110µsec
A 1.1V, 667MHz random cycle, asymmetric 2T gain cell embedded DRAM with a 99.9 percentile retention time of 110µsec
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1.1V、667MHz 随机周期、非对称 2T 增益单元嵌入式 DRAM，99.9 百分位数保留时间为 110μs
DOI：
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发表时间：
2010
期刊：
影响因子：
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通讯作者：
C. Kim
中科院分区：
文献类型：
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作者：
K. Chun;P. Jain;Tae;C. Kim
采用 65nm LP CMOS 工艺制造的逻辑兼容嵌入式 DRAM 测试宏具有每 BL 512 个单元的阵列架构，并在 1.1V、85°C 条件下实现随机存取频率和延迟分别为 667MHz 和 1.65nsec。 99.9% 比特率的刷新周期为 110 微秒。主要特性包括非对称 2T 增益单元、基于伪 PMOS 二极管的电流感应方案、半摆幅写入 BL 驱动器和步进写入 WL 技术。
A logic compatible embedded DRAM test macro fabricated in a 65nm LP CMOS process has a 512 cells-per-BL array architecture and achieves a random access frequency and latency of 667MHz and 1.65nsec, respectively at 1.1V, 85°C. The refresh period for a 99.9% bit yield was 110µsec. Key features include an asymmetric 2T gain cell, a pseudo-PMOS diode based current sensing scheme, a half swing write BL driver, and a stepped write WL technique.