15nmプロセスにおける低電力な耐ソフトエラーラッチの設計
15nmプロセスにおける低電力な耐ソフトエラーラッチの設計
复制标题
15nm工艺低功耗抗软错误锁存器设计
DOI：
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发表时间：
2015
期刊：
影响因子：
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通讯作者：
柳澤政生
中科院分区：
文献类型：
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作者：
田島咲季;史又華;戸川望;柳澤政生
