Reconfigurable Cache Implemented on an FPGA
Reconfigurable Cache Implemented on an FPGA
复制标题
在 FPGA 上实现的可重构缓存
DOI：
--
复制
发表时间：
2010
期刊：
影响因子：
--
通讯作者：
Santana Gil
中科院分区：
文献类型：
--
作者：
Santana Gil
高速缓冲存储器是计算机系统中的一种常用结构，对微处理器的性能有着重要的影响。分析了特定算法的性能与高速缓存主要参数如关联度、每块字数和缓存大小之间的关系。在本文中，我们提出了一种可重构的高速缓存具有多种工作模式。该高速缓存在FPGA上实现，并与嵌入式处理器相连，对不同算法进行测试，充分利用了这些器件的配置功能。还开发了一个测试平台。我们报告一些感兴趣的性能参数。
Cache memory is a common structure in computer system and has an important role in microprocessor performance. A relationship between the performance of particular algorithm and main cache parameters such as associativity, number of words per block and cache size has been demonstrated. In this paper, we propose a reconfigurable cache with several working modes. The cache was physically implemented on an FPGA, connected to an embedded processor and tested for different algorithms, profiting the configuration facilities of these devices. A test platform was also developed. We report some performance parameters of interest.