A 10-b 100-Msample/s pipelined subranging BiCMOS ADC
A 10-b 100-Msample/s pipelined subranging BiCMOS ADC
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10-b 100Msample/s 流水线分级 BiCMOS ADC
DOI：
10.1109/4.261990
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发表时间：
1993
期刊：
影响因子：
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通讯作者：
M. Yotsuyanagi
中科院分区：
文献类型：
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作者：
K. Sone;N. Nakadai;Y. Nishida;M. Ishida;Y. Sekine;M. Yotsuyanagi
作者描述了一个采用流水线分段方案的 10-b、100-Ms/s ADC（模数转换器）、一个采集时间为 7.6-ns 的采样保持放大器以及一个 94-dB、335-MHz 运算放大器，使其能够在单个 -5V 电源下以 950mW 功耗运行。该设计由采样保持放大器、粗略 6 位闪存 ADC、精细 5 位闪存 ADC、数模转换器、模拟减法器、寄存器和具有纠错功能的数字加法器组成。该 ADC 采用 0.8μm BiCMOS 工艺制造，具有双层多晶硅电容器。显示了在 100Ms/s 转换速率下作为输入频率函数的信噪加失真比。 >
The authors describe a 10-b, 100-Ms/s ADC (analog-to-digital converter) with a pipelined subranging scheme, a sample-and-hold amplifier with 7.6-ns acquisition time, and a 94-dB, 335-MHz op amp, enabling it to operate with 950-mW power dissipation from a single -5 V power supply. The design consists of sample-and-hold amplifiers, a coarse 6-b flash ADC, a fine 5-b flash ADC, a digital-to-analog converter, an analog subtractor, a register, and a digital adder with an error-correction function. The ADC is fabricated using a 0.8- mu m BiCMOS process featuring a double-layer polysilicon capacitor. The signal-to-noise-plus-distortion ratio as a function of input frequency at a 100-Ms/s conversion rate is shown. >