Implementation of LPM Address Generators on FPGAs
Implementation of LPM Address Generators on FPGAs
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在 FPGA 上实现 LPM 地址生成器
DOI：
10.1007/11802839_24
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发表时间：
2006
期刊：
影响因子：
--
通讯作者：
J. T. Butler
中科院分区：
文献类型：
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作者：
H. Qin;Tsutomu Sasao;J. T. Butler
我们建议使用多个 LUT 级联作为配置路由器中常用的输入 LPM（最长前缀匹配）地址生成器的方法，以确定给定地址的输出端口。 LPM 地址生成器接受 n 位地址，并将其与存储的前缀进行匹配。我们在 Xilinx Spartan-3 FPGA 上实现我们的设计，n= 32 且 k= 504 ~511。此外，我们还将我们的设计与 Xilinx 专有的 TCAM（三态内容寻址存储器）设计以及我们提出的另一种设计进行比较，作为该问题的可能解决方案。与 Xilinx 专有设计相比，我们最好的多 LUT 级联实现的吞吐量提高了 5.20 倍，吞吐量/面积提高了 31.71 倍，在面积延迟乘积方面的效率提高了 2.89 倍。此外，其面积仅为 Xilinx 设计的 19%。
We propose themultiple LUT cascadeas a means to configure ann-inputLPM (Longest Prefix Match) address generatorcommonly used in routers to determine the output port given an address. The LPM address generator acceptsn-bit addresses which it matches againstkstored prefixes. We implement our design on a Xilinx Spartan-3 FPGA forn= 32 andk= 504 ~511. Also, we compare our design to a Xilinx proprietary TCAM (ternary content-addressable memory) design and to another design we propose as a likely solution to this problem. Our best multiple LUT cascade implementation has 5.20 times more throughput, 31.71 times more throughput/area and is 2.89 times more efficient in terms ofarea-delayproduct than Xilinx’s proprietary design. Furthermore, its area is only 19% of Xilinx’s design.