Delta-Sigma FDC Enhancements for FDC-Based Digital Fractional-N PLLs
Delta-Sigma FDC Enhancements for FDC-Based Digital Fractional-N PLLs
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针对基于 FDC 的数字分数 N PLL 的 Delta-Sigma FDC 增强功能
DOI：
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发表时间：
2021
期刊：
影响因子：
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通讯作者：
I. Galton
中科院分区：
文献类型：
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作者：
Enrique Alvarez;Amr I. Eissa;Eslam Helal;Colin Weltin;I. Galton
本白皮书介绍了基于Delta-sigma(<；内联公式>；<；tex-ma notation=“Laex”>；$Delta-Math>；；/内联公式>；)频率到数字转换器(FDC)的数字分数锁相环(PLL)的全数字增强。增强功能包括改进的基于双模环形振荡器(DMRO)的<；内联公式>；<；特技数学符号=“LaTeX”>；$Delta Sigma$<；/特克斯-数学&>lt；/内联公式>；FDC架构和补偿<；内联公式>；<；特克斯-数学符号=“LaTeX”>；$Delta Sigma$<；/特克斯-数学>；<；/内联公式>；FDC前向路径增益误差的数字背景校准技术。改进的<；内联公式&><；tex-ath notation=“LaTeX”&>$Delta Sigma$<；/特技-数学&>；/内联-公式&>FDC显著放宽了时间限制，并显著放宽了/内联-公式&>；与现有技术相比，相频检测器输出的脉宽范围更小，这使得其更容易实现并服从更高频率的参考信号。该校准技术在数字域中补偿非理想的DMRO频率。它消除了将DMRO瞬时频率作为PLL输出频率的函数进行调整的需要，从而简化了DMRO实现，并提高了具有高环路带宽的PLL的相位噪声性能。
This paper describes all-digital enhancements for digital fractional-<inline-formula> <tex-math notation="LaTeX">${N}$ </tex-math></inline-formula> phase-locked loops (PLLs) based on delta-sigma (<inline-formula> <tex-math notation="LaTeX">$Delta Sigma $ </tex-math></inline-formula>) frequency-to-digital converters (FDCs). The enhancements include an improved dual-mode ring oscillator (DMRO)-based <inline-formula> <tex-math notation="LaTeX">$Delta Sigma $ </tex-math></inline-formula> FDC architecture and a digital background calibration technique that compensates for the <inline-formula> <tex-math notation="LaTeX">$Delta Sigma $ </tex-math></inline-formula> FDC’s forward path gain error. The improved <inline-formula> <tex-math notation="LaTeX">$Delta Sigma $ </tex-math></inline-formula> FDC has significantly relaxed timing constraints and a <inline-formula> <tex-math notation="LaTeX">$3 imes $ </tex-math></inline-formula> smaller phase-frequency detector output pulse-width span relative to the prior art, which make it simpler to implement and amenable to higher-frequency reference signals. The calibration technique compensates for non-ideal DMRO frequencies in the digital domain. It eliminates the need to tune the DMRO instantaneous frequencies as a function of the PLL output frequency, thereby simplifying the DMRO implementation, and it also improves the phase noise performance of PLLs with high loop bandwidths.