Assessing CPA resistance of AES with different fault tolerance mechanisms
Assessing CPA resistance of AES with different fault tolerance mechanisms
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评估具有不同容错机制的 AES 的 CPA 抵抗力
DOI：
10.1109/aspdac.2016.7428087
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发表时间：
2016
期刊：
影响因子：
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通讯作者：
Qiaoyan Yu
中科院分区：
文献类型：
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作者：
Hoda Pahlevanzadeh;Jaya Dofe;Qiaoyan Yu
通常以单独的方式研究高级加密标准 (AES) 阻止侧信道攻击和故障攻击的对策。对于一种专门针对一种攻击的对策如何影响另一种攻击的效率，缺乏彻底的调查。在这项工作中，我们考虑了三种不同的故障检测（FD）方法——双模冗余（DMR）、反函数（inverse），甚至奇偶校验码（parity）。我们执行基于 FPGA 的系统分析，以研究 FD 方案对完整 AES 实现的相关功耗分析 (CPA) 阻力的影响。此外，现有工作中使用的幂模型是汉明权重而不是强大的汉明距离模型。我们的实验结果表明，在某些场景下，使用 AES 中的故障检测机制可以提高对 CPA 的抵抗力。例如，将奇偶校验 FD 应用于 AES 的 S-Box 使得检索密钥比没有任何 FD 保护的情况更困难。
Countermeasures for Advanced Encryption Standard (AES) to thwart side-channel attack and fault attack are typically investigated in a separate fashion. There is lack of thorough investigation on how one countermeasure specifically for one attack affects the efficiency of another attack. In this work, we consider three different fault detection (FD) methods - double modular redundancy (DMR), inverse function (inverse), and even parity check code (parity). We perform FPGA-based systematic analysis to investigate the impact of FD schemes on the correlation power analysis (CPA) resistance of a complete AES implementation. Moreover, the power model used in the existing work is Hamming weight rather than the powerful Hamming distance one. Our experimental results show that, in some scenarios, the use of fault detection mechanisms in AES improves the resistance against CPA. For instance, applying a parity FD to the AES's S-Box makes it harder to retrieve the key than the case without any FD protection.