An all-digital PLL synthesized from a digital standard cell library in 65nm CMOS
An all-digital PLL synthesized from a digital standard cell library in 65nm CMOS
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由 65nm CMOS 数字标准单元库合成的全数字 PLL
DOI：
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发表时间：
2011
期刊：
影响因子：
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通讯作者：
D. Wentzloff
中科院分区：
文献类型：
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作者：
Youngmin Park;D. Wentzloff
本文提出了一种全数字锁相环(ADPLL)，它的所有功能块都由标准数字单元综合而成，并自动布局和布线(P&R)。为了解决P&R引起的系统失配问题，提出了一种校准方案。ADPLL采用65 nm工艺制作，面积为0.042mm2。在2.5 GHz频率下，周期抖动为3.2ps rms(36pspp)，在1.5~2.7 GHz频率范围内功耗为9.1 mW~14.6 mW。
This paper presents an all-digital PLL (ADPLL) in which all functional blocks have been synthesized from standard digital cells and automatically placed and routed (P&R). A calibration scheme is proposed to account for the systematic mismatch resulting from P&R. The ADPLL is fabricated in 65nm CMOS and occupies 0.042mm2. The period jitter is 3.2psrms (36pspp) at 2.5GHz, and the power consumption is 9.1mW to 14.6mW over a 1.5 to 2.7GHz frequency range.