The high-bandwidth 256 kB 2nd level cache on an Itanium microprocessor
The high-bandwidth 256 kB 2nd level cache on an Itanium microprocessor
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安腾微处理器上的高带宽 256 kB 二级缓存
DOI：
10.1109/isscc.2002.992285
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发表时间：
2002
期刊：
影响因子：
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通讯作者：
T. Grutkowski
中科院分区：
文献类型：
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作者：
R. Riedlinger;T. Grutkowski
本文介绍了第二级256 kB统一高速缓存，该高速缓存被纳入下一代Itanium/SPL trade/处理器家族（代号为麦金利）。本文描述了数据路径结构，该结构为处理器内核提供无阻塞、无序的接口，实现了最小5周期延迟和72 GB/s的独立带宽。
This paper describes the second level 256 kB unified cache incorporated into the next generation of the Itanium/spl trade/ processor family code named McKinley. The paper describes the datapath structures that provide a non-blocking, out-of-order interface to the processor core achieving a minimum 5-cycle latency with a standalone bandwidth of 72 GB/s.