A 700 μW 1GS/s 4-bit folding-flash ADC in 65nm CMOS for wideband wireless communications
A 700 μW 1GS/s 4-bit folding-flash ADC in 65nm CMOS for wideband wireless communications
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采用 65nm CMOS 的 700 μW 1GS/s 4 位折叠式闪存 ADC，用于宽带无线通信
DOI：
10.1109/iscas.2017.8050624
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发表时间：
2016
期刊：
影响因子：
--
通讯作者：
D. Shahrjerdi
中科院分区：
文献类型：
--
作者：
B. Nasri;Sunit P. Sebastian;Kae;RamKumar RanjithKumar;D. Shahrjerdi
我们展示了采用标准 65nm CMOS 技术、折叠因子为 2 的低功耗 4 位 1GS/s 折叠闪存 ADC 的设计。新型不平衡双尾动态比较器的设计提供了超低功耗操作和高动态范围。与传统方法不同，该设计使用完全匹配的输入级、不平衡锁存级和两个时钟操作方案。这些功能的结合可以显着降低反冲噪声，同时允许设计灵活地调整比较器的跳变点。因此，ADC 在 100MHz 时的 SNDR 为 22.3 dB，在 500MHz 时的 SNDR 为 21.8 dB（即奈奎斯特频率）。最大 INL 和 DNL 约为 0.2 LSB。该转换器在 1V 电源下消耗约 700μW 的功率，产生 65fJ/转换步骤的品质因数。这些属性使得所提出的折叠式闪存 ADC 对下一代无线应用具有吸引力。
We present the design of a low-power 4-bit 1GS/s folding-flash ADC with a folding factor of two in standard 65nm CMOS technology. The design of a new unbalanced double-tail dynamic comparator affords an ultra-low power operation and a high dynamic range. Unlike the conventional approaches, this design uses a fully matched input stage, an unbalanced latch stage, and a two-clock operation scheme. A combination of these features yields significant reduction of the kick-back noise, while allowing the design flexibility for adjusting the trip points of the comparators. As a result, the ADC achieves SNDR of 22.3 dB at 100MHz and 21.8 dB at 500MHz (i.e. the Nyquist frequency). The maximum INL and DNL are about 0.2 LSB. The converter consumes about 700μW from a 1-V supply yielding a figure of merit of 65fJ/conversion step. These attributes make the proposed folding-flash ADC attractive for the next-generation wireless applications.