Methodology and experimental verification for substrate noise reduction in CMOS mixed-signal ICs with synchronous digital circuits
Methodology and experimental verification for substrate noise reduction in CMOS mixed-signal ICs with synchronous digital circuits
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同步数字电路 CMOS 混合信号 IC 中衬底噪声降低的方法和实验验证
DOI：
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发表时间：
2002
期刊：
影响因子：
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通讯作者：
H. de Man
中科院分区：
文献类型：
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作者：
M. Badaroglu;M. van Heijningen;V. Gravot;J. Compiet;S. Donnay;M. Engels;G. Gielen;H. de Man
一种用于同步CMOS电路的有效的衬底噪声降低技术在外延型衬底上以0.35 /spl μ/m CMOS工艺制造的5 k门同步CMOS电路中显示出>2/spl倍/噪声降低，损失为3%面积和4%功率增加。
An efficient substrate-noise-reduction technique for synchronous CMOS circuits shows >2/spl times/ noise reduction with penalties of 3% area and 4% power increase in a 5k-gate synchronous CMOS circuit fabricated in a 0.35 /spl mu/m CMOS process on an epi-type substrate.