K.Inoue et al.: "High Bandwidth,Variable Line-Size Cache Architecture for Merged DRAM/Logic LSIs" IEICE Trans.on Electronics. E81-C・9. 1438-1447 (1998)
K.Inoue et al.: "High Bandwidth,Variable Line-Size Cache Architecture for Merged DRAM/Logic LSIs" IEICE Trans.on Electronics. E81-C・9. 1438-1447 (1998)
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K. Inoue 等人：“用于合并 DRAM/逻辑 LSI 的高带宽、可变线大小缓存架构”IEICE Trans.on Electronics。1438-1447。
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