Fast shared on-chip memory architecture for efficient hybrid computing with CGRAs
Fast shared on-chip memory architecture for efficient hybrid computing with CGRAs
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快速共享片上内存架构，可通过 CGRA 实现高效混合计算
DOI：
10.5555/2485288.2485662
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发表时间：
2013
期刊：
影响因子：
--
通讯作者：
Sungsok Seo
中科院分区：
文献类型：
--
作者：
Jongeun Lee;Yeonghun Jeong;Sungsok Seo
虽然粗粒度可重构架构（CGRA）在处理常规的计算密集型循环方面非常有效，但它们在控制密集型处理方面的弱点以及频繁重新配置的需要需要另一个处理器，通常使用主处理器。为了最大限度地减少这种协作执行中产生的开销，我们集成了一个专用的顺序处理器（SP）与可重构阵列（RA），其中的关键问题是如何共享SP和RA之间的内存，同时保持SP的内存访问延迟很短。我们提出了一个详细的架构，控制和程序的例子，我们的方法，专注于我们优化的SP和RA之间的片上共享内存组织。我们的初步结果表明，我们优化的内存架构是非常有效的，在减少内核执行时间（与更直接的替代方案相比为23.5%），并且我们的方法可以显著减少RA控制开销和内核中的其他顺序代码执行时间，导致内核执行时间减少高达23.1%，与使用主处理器进行顺序代码执行的传统系统相比。
While Coarse-Grained Reconfigurable Architectures (CGRAs) are very efficient at handling regular, compute-intensive loops, their weakness at control-intensive processing and the need for frequent reconfiguration require another processor, for which usually a main processor is used. To minimize the overhead arising in such collaborative execution, we integrate a dedicated sequential processor (SP) with a reconfigurable array (RA), where the crucial problem is how to share the memory between SP and RA while keeping the SP's memory access latency very short. We present a detailed architecture, control, and program example of our approach, focusing on our optimized on-chip shared memory organization between SP and RA. Our preliminary results demonstrate that our optimized memory architecture is very effective in reducing kernel execution times (23.5% compared to a more straightforward alternative), and our approach can reduce the RA control overhead and other sequential code execution time in kernels significantly, resulting in up to 23.1% reduction in kernel execution time, compared to the conventional system using the main processor for sequential code execution.
搜索与 B/R4RGS 结合的支架蛋白
DOI：
--
发表时间：
2006
期刊：
影响因子：
--
作者：
藤井 聖司;牟田 貴里子;齊藤 修
通讯作者：
齊藤 修