Reconfigurable scan networks: formal verification, access optimization, and protection
Reconfigurable scan networks: formal verification, access optimization, and protection
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DOI：
10.18419/opus-3246
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发表时间：
2014
期刊：
影响因子：
--
通讯作者：
R. Baranowski
中科院分区：
文献类型：
--
作者：
R. Baranowski
为了促进VLSI开发的顺利进行并提高芯片的可靠性，VLSI设计包括用于硅后验证和调试、批量测试和诊断以及现场系统维护的仪器。片上仪器的示例包括嵌入式逻辑分析仪、跟踪缓冲器、测试和调试控制器、断言检查器和物理传感器，仅举几例。由于系统级芯片设计中嵌入式仪器的数量以指数速度增长，仪器访问的可扩展机制变得不可或缺。可重新配置的扫描架构出现作为一个合适的机制访问片上仪器。这种结构将嵌入式仪器与配置寄存器一起集成到公共扫描网络中，配置寄存器确定如何通过网络传输数据。为了测试的目的，定期可重构扫描网络的设计是由IEEE标准覆盖。1149.1-2013（联合测试行动组，JTAG）和IEEE标准。1500（嵌入式核心测试标准，SECT）。对于通用仪器，正在进行的标准化工作IEEE P1687（内部JTAG，IJTAG）允许用户定义的扫描架构与任意访问控制。可重构扫描网络的灵活性带来了严峻的挑战：深度顺序行为，有限的串行接口和复杂的访问依赖性超出了最先进的验证方法的能力。本文提出了一种新的可重构扫描结构形式化验证建模方法。所提出的模型是基于时间的抽象，这是一个广泛的扫描网络的声音和完整的。实验结果表明，这种抽象极大地提高了模型检测算法的可扩展性。在复杂的可重构扫描网络中访问仪器需要专门的模式生成算法。这个问题是解决与正式的技术，利用时间的抽象，以产生有效的访问模式，低访问时间。这项工作提出了第一种方法适用于模式重定向和访问合并的复杂可重构体系结构符合IEEE标准。P1687.嵌入式仪器是一个完整的系统组件，在芯片的整个生命周期中保持功能。为了防止有害活动，如篡改安全关键系统，并降低知识产权侵权的风险，对嵌入式仪器的访问需要保护。本论文为一般的可重构扫描网络提供了一种新颖的、可扩展的保护机制。所提出的方法允许细粒度的控制访问个别仪器在低硬件成本，而不需要重新设计的扫描架构。本文介绍了一种用于超大规模集成电路（VLSI-Schaltkreisen）的热加工和测试的专用芯片，用于硅后验证和分析、生产测试和诊断，以及系统测试和仪器测试。该芯片内部结构包括Logik-Analyser、Beobachtungsspeicher（跟踪缓冲区）、Test-和Assertion-Phukers和Sensoren。现代刀具的机械化程度很高，但其结构却很复杂。建议扫描网络为片上存储器结构提供一种新的Zugriffsmechanism。您可以在一个公共网络中集成一个更好的仪器和配置注册，在配置注册的数据流中进行评估。Fur Testzwecke wird der Entwurf von regularen rekonfigurierbaren Scan-Netzen im IEEE Std. 1149.1-2013（联合测试行动组，JTAG）sowie IEEE Std. 1500（嵌入式核心测试标准，SECT）festgelegt。在所有的仪器上，我们使用IEEE P1687（内部JTAG，IJTAG）标准来定义扫描架构，并具有更好的Zugriffsansteuerung。扫描网络的重新配置功能包括以下几个方面：超高速序列连接、串行Schnittstelle和复杂的序列连接以及组合Abhangigkeiten解决方案结构，这些结构可以使Leistungsfahigkeit更快地实现正式的硬件实现。这项工作采用了一种新的建模方法来解决这些问题。基于时间抽象的建模，其一个快速的语音和扫描网络的声音也是完全的。实验结果表明，模型检验方法的有效性是通过这种抽取来实现的。Effizienter Zugriff auf rekonfigurierbare Scan-Netze fordert speziele fabrication zur Zugriff smustergenerierung.这个问题将通过一个形式化的Anglogelost来解决，即通过减少Zugriffszeiten generiert来减少临时的Zugriffsmuster。本文首先介绍了一种基于IEEE P1687（pattern retargeting und access merging）的扫描网络自动生成方法。片上仪器是系统的组成部分，而系统的所有功能都依赖于它。Zugriff必须在一个更好的仪器上。B。这是一个典型的特征，也是一个韦尔登。这一工作主要是为了重新配置扫描网络。您需要在一个仪器上安装一个Zugriffen的详细控制器，因为网络接口韦尔登必须安装。
To facilitate smooth VLSI development and improve chip dependability, VLSI designs incorporate instrumentation for post-silicon validation and debug, volume test and diagnosis, as well as in-field system maintenance. Examples of on-chip instruments include embedded logic analyzers, trace buffers, test and debug controllers, assertion checkers, and physical sensors, to name just a few. Since the amount of embedded instrumentation in system-on-a-chip designs increases at an exponential rate, scalable mechanisms for instrument access become indispensable. Reconfigurable scan architectures emerge as a suitable mechanism for access to on-chip instruments. Such structures integrate embedded instrumentation into a common scan network together with configuration registers that determine how data are transported through the network. For test purposes, the design of regular reconfigurable scan networks is covered by IEEE Std. 1149.1-2013 (Joint Test Action Group, JTAG) and IEEE Std. 1500 (Standard for Embedded Core Test, SECT). For general-purpose instrumentation, the ongoing standardization effort IEEE P1687 (Internal JTAG, IJTAG) allows user-defined scan architectures with arbitrary access control. The flexibility of reconfigurable scan networks poses a serious challenge: The deep sequential behavior, limited serial interface, and complex access dependencies are beyond the capabilities of state-of-the-art verification methods. This thesis contributes a novel modeling method for formal verification of reconfigurable scan architectures. The proposed model is based on a temporal abstraction which is both sound and complete for a wide array of scan networks. Experimental results show that this abstraction improves the scalability of model checking algorithms tremendously. The access to instruments in complex reconfigurable scan networks requires specialized algorithms for pattern generation. This problem is addressed with formal techniques that leverage the temporal abstraction to generate valid access patterns with low access time. This work presents the first method applicable to pattern retargeting and access merging in complex reconfigurable architectures compliant with IEEE Std. P1687. Embedded instrumentation is an integral system component that remains functional throughout the lifetime of a chip. To prevent harmful activities, such as tampering with safety-critical systems, and reduce the risk of intellectual property infringement, the access to embedded instrumentation requires protection. This thesis provides a novel, scalable protection for general reconfigurable scan networks. The proposed method allows fine-grained control over the access to individual instruments at low hardware cost and without the need to redesign the scan architecture. Um eine reibungslose Chipentwicklung zu ermoglichen und die Verlasslichkeit von VLSI-Schaltkreisen zu steigern, werden Chipentwurfe um spezielle Instrumente fur Post-Silicon-Validierung und Debug, Produktionstest und Diagnose, sowie fur Systembetrieb und Instandhaltung erweitert. Diese Chip-interne Infrastruktur umfasst unter anderem eingebettete Logik-Analyser, Beobachtungsspeicher (trace buffers), Test- und Debugsteuereinheiten, Assertion-Checkers und Sensoren. Da die Menge der Instrumente in modernen Chipentwurfen exponentiell steigt, sind skalierbare Zugriffsmechanismen fur diese Infrastruktur unerlasslich. Rekonfigurierbare Scan-Netze bilden einen geeigneten Zugriffsmechanismus fur die On-Chip-Infrastruktur. Sie integrieren die eingebetteten Instrumente und Konfigurationsregister in ein gemeinsames Netz, in dem der Datenfluss von den Konfigurationsregistern bestimmt wird. Fur Testzwecke wird der Entwurf von regularen rekonfigurierbaren Scan-Netzen im IEEE Std. 1149.1-2013 (Joint Test Action Group, JTAG) sowie IEEE Std. 1500 (Standard for Embedded Core Test, SECT) festgelegt. Im Hinblick auf allgemeine Instrumentalisierung, erlaubt die laufende Normierung IEEE P1687 (Internal JTAG, IJTAG) benutzerdefinierte Scan-Architekturen mit beliebiger Zugriffsansteuerung. Die Flexibilitat von rekonfigurierbaren Scan-Netzen stellt eine grose Herausforderung dar: Die erhebliche sequenzielle Tiefe, die begrenzte serielle Schnittstelle und die komplexen sequenziellen und kombinatorischen Abhangigkeiten solcher Strukturen ubersteigen die Leistungsfahigkeit heutiger Algorithmen zur formalen Hardwareverifikation. Diese Arbeit tragt eine neue Modellierungsmethode zur Losung des Problems bei. Die Modellierung basiert auf einer temporalen Abstraktion, die fur ein breites Spektrum an Scan-Netzen sowohl korrekt (sound) als auch vollstandig (complete) ist. Die experimentellen Ergebnisse bestatigen, dass die Skalierbarkeit von Model-Checking-Verfahren durch diese Abstraktion drastisch gesteigert wird. Effizienter Zugriff auf rekonfigurierbare Scan-Netze fordert spezielle Algorithmen zur Zugriffsmustergenerierung. Dieses Problem wird durch einen formalen Ansatz gelost, der mittels der temporalen Abstraktion gultige Zugriffsmuster mit reduzierten Zugriffszeiten generiert. Diese Arbeit prasentiert erstmalig eine Methode, die sich zur automatisierten Zugriffsmustergenerierung in komplexen rekonfigurierbaren Scan-Netzen nach IEEE P1687 (pattern retargeting und access merging) eignet. Die On-Chip-Instrumente sind wesentliche Systemkomponenten, welche die ganze Systemlebensdauer hindurch funktionsfahig bleiben. Der Zugriff auf eingebettete Instrumente muss z. B. zum Schutz geistigen Eigentums und zur Absicherung gegen Sabotage beschrankt werden. Diese Arbeit liefert eine kostengunstige Zugriffssicherung fur rekonfigurierbare Scan-Netze. Sie erlaubt eine detaillierte Kontrolle von Zugriffen auf einzelne Instrumente, ohne dass der Netzentwurf angepasst werden muss.